以下是一个简单的Verilog任务的例子：
module ExampleModule(input wire a, b, output reg result);
// 定义一个简单的任务
task add_task;
input [1:0] x, y;
begin
// 执行任务内部的语句序列
result = x + y;
end
endtask
// 模块的主要逻辑
always @(a or b)
begin
// 调用任务
add_task(a, b);
end
endmodule
在这个例子中，我们定义了一个名为 add_task 的任务，用于将两个输入参数相加。然后，在模块的主要逻辑中，我们使用 add_task 任务来计算输入信号 a 和 b 的和，并将结果赋给输出端口 result。
需要注意的是，任务内部可以包含多个语句，并且任务可以包含输入参数。通过使用任务，你可以将一组语句打包成一个可复用的块，提高代码的可读性和维护性。
转载请注明出处：http://www.zyzy.cn/article/detail/15106/Verilog